Спроектировать динамическую память синхронного произвольного доступа (SDRAM) размером 8 МБ x 16 x 4-BAnk (512 МБ) с использованием языка описания аппаратуры Verilog, который может быть использован в любом приложении, основанном на памяти. Сегодня компьютеры, а также другие электронные системы, которым требуется большой объем памяти, используют DRAM для основной памяти. Благодаря уникальной структуре транзисторных ячеек DRAM, чрезвычайно плотные сети памяти могут быть построены в одном устройстве, занимающем относительно небольшую площадь. Обычная DRAM управляется асинхронно, что требует от разработчика системы вручную вводить состояния ожидания для соответствия спецификациям устройства. Время синхронизации зависит от скорости DRAM и не зависит от скорости системной шины. Именно эти ограничения синхронизации привели к разработке SDRAM. SDRAM - это в основном быстрая DRAM с высокоскоростным синхронным интерфейсом. Сигналы ввода/вывода и контроллера синхронизируются с внешним тактовым генератором, что открывает перед разра